AI 与先进封装：衬底与工艺配套总览
AI 芯片再强，也要先落到衬底上。先进封装的转接板、基板、凸块与键合环节，正是我们的主战场——从一片样品到量产交付。
方案介绍
大模型训练对算力的需求每数月翻一倍，但先进制程的演进速度在放缓、成本在陡增。产业界的共识路径是：不再依赖单一巨型芯片，而是用 Chiplet 芯粒 + 先进封装，把计算芯粒、HBM 高带宽存储、I/O 芯粒在封装层面高密度互连，用"后道集成"延续算力增长曲线。
这条路线的物理载体，是转接板（Interposer）、封装基板、RDL 重布线、微凸块与键合界面。无论是 CoWoS 2.5D 的硅转接板、HBM 的 TSV 垂直堆叠，还是下一代 TGV 玻璃基板与混合键合，衬底材料的尺寸稳定性、平整度、热匹配与互连工艺能力，直接决定了封装的良率与带宽上限。先进制程产能紧张之外，先进封装的衬底与工艺配套，正在成为 AI 芯片供应链上新的约束点——也是国内配套的机会窗口。
我们在 AI 芯片供应链中的位置
不碰芯片设计，不做整机——专注封装集成的衬底与关键工艺一环，上下游清晰可见。
先进封装洁净室：转接板、基板、凸块与键合工艺的主战场
我们把这一环拆成可交付的三件事：供衬底（硅转接板用晶圆、TGV 玻璃基板、载板配套材料）、做工艺（TSV、RDL、凸块/UBM、键合、减薄）、陪验证（样品批快速迭代，随片检测数据，与您的封装厂联合调试）。研发阶段一片起订，量产阶段按框架锁产能。
三层业务如何与先进封装衔接
先进封装不是孤立业务：样品从现货层来，工艺从定制层长出来，战略层负责把验证过的方案推上量产。
衬底现货
获客入口 · 一片起订
研发打样阶段的硅片、玻璃衬底、测试片、载体晶圆，国内仓现货 48h 发货，让封装验证不被材料等住。
- 标准硅片 / Test / Dummy 片
- 玻璃衬底与载片小批现货
- 一片起订，含税包邮
定制与工艺代工
现金流主力 · 工程师 24h 响应
先进封装的每一步互连工艺都在这里完成：TSV、RDL、凸块/UBM、键合、减薄，按图加工、随片检测数据。
- TSV / TGV 成孔与填充
- RDL 重布线与凸块电镀
- 临时键合 / 解键合与减薄
AI 先进封装配套
增长引擎 · 联合开发
与 AI 芯片公司、封装厂联合开发：从衬底选型、工艺窗口验证到量产框架供应，共同把先进封装方案落地。
- TGV 玻璃基板联合验证
- 2.5D / HBM 配套衬底供应
- 年度框架与产能锁定
应用场景
先进封装的衬底与工艺配套，服务于以下六类场景。
AI / HPC 加速器
2.5D 硅转接板连接逻辑芯粒与 HBM 存储堆叠，提供 AI 训练与推理所需的互连带宽密度。
高带宽存储（HBM）
TSV 转接板与 Cu-Cu 混合键合把多颗 DRAM 裸片堆叠，提供 HBM3 / HBM3E 级宽 I/O 接口。
移动 SoC 封装
扇出晶圆级与扇出 SiP 缩小封装面积与高度，用于应用处理器与射频模块。
5G 与射频前端
细线 RDL 配合集成无源器件与铜屏蔽，把滤波器、开关与功放封装进紧凑前端模块。
汽车与工业电子
倒装 BGA 与扇出封装满足 ADAS、功率模块与工业控制对宽温区与抗振动的可靠性要求。
数据中心网络
高密度 2.5D 封装连接交换 ASIC、光引擎与 SerDes 芯粒，服务下一代网络芯片。
能力介绍
从衬底供应到晶圆级工艺代工，围绕先进封装把可交付的能力一项项列清。
工程师随片检测：从衬底几何参数到 RDL、凸块与孔填充数据
八大先进封装方向，逐页讲透
每个方向一页：原理、选型、我们能供应的衬底与工艺清单，以及常见问题。
可承接的晶圆级工艺服务
六类工艺既可单项下单，也可串成一条完整流片流程，配合衬底采购一起交付。
RDL 与 UBM 加工
精细线路重布线与凸点下金属化，覆盖从常规 10μm 到超细 0.4μm 线宽/线距。
TSV 与 TGV 制备
硅通孔与玻璃通孔的成孔、绝缘层沉积与铜填充，面向 2.5D/3D 高密度垂直互连。
晶圆减薄与背磨
精密背磨与去应力抛光，最终厚度可达 50μm 以下，满足 TSV 露头与 3D 堆叠。
晶圆 / 芯片键合
热压键合与 Cu-Cu 混合键合，对准精度达亚微米级，服务 3D-IC 堆叠。
扇出重构与塑封
芯粒贴装、环氧塑封与重构晶圆 / 面板加工，面向 FOWLP 与扇出 SiP。
衬底与封装量测
AOI、X-ray、C-SAM 超声扫描与截面分析，验证 RDL 完整性、孔填充与封装可靠性。
六类主流封装架构与典型参数
先进封装不是单一工艺，而是多种架构的组合。以下六类架构及其典型能力区间，正是我们可承接的工艺窗口。
2.5D 硅转接板
以 TSV 硅转接板在多颗芯粒与 HBM 堆叠之间布设高密度布线。
- 转接板：300mm 硅，厚约 100μm
- TSV：10μm 孔径 / 100μm 深，深宽比 10:1
- RDL：Cu 大马士革，2–5 层，L/S 0.4/0.4μm
- μ-bump 间距 40–55μm，C4 间距 130–150μm
3D 堆叠与混合键合
裸片对裸片、晶圆对晶圆的垂直堆叠，用最短互连换来最高带宽密度。
- 堆叠层数 2–12 层
- μ-bump 间距 10–40μm
- 混合键合间距 < 1μm（研发）
- TSV 5μm 孔径 / 50μm 深，晶圆减薄 < 50μm
扇出晶圆级封装 FOWLP
良品裸片重构进塑封晶圆，用细线 Cu RDL 替代基板，更薄、成本更优。
- 芯粒偏移 < 2μm
- RDL：Cu，2–5 层，L/S 2/2μm
- 球间距 300–500μm，封装厚度 < 0.5mm
- 200 / 300mm 重构晶圆
扇出系统级封装 SiP
超细 1μm RDL、集成无源器件与铜屏蔽，把多颗裸片做成单一扇出模块。
- RDL L/S 1/1μm（Cu 大马士革）
- 介质：PI 或 SiO₂
- 多芯粒集成 + 无源器件（IPD）集成
- Cu 背面金属屏蔽，300mm
倒装 BGA（FC-BGA）
倒装裸片直接贴装到层压基板上，微孔与 mSAP 细线布线。
- 基板：BT / ABF / 无芯
- 芯粒厚度 50–100μm
- 微孔 30–60μm，L/S 8/8μm（mSAP）
- 可埋入无源器件，支持面板级
玻璃转接板（TGV）
超平整、低损耗、CTE 可调的玻璃基板，TGV 提供垂直互连。
- 玻璃：硼硅 / 熔融石英，CTE 3–8 ppm/K 可调
- TGV 20–50μm 孔径，深宽比 6:1
- 介电损耗 < 0.005 @ 10GHz
- 面板尺寸可至 510×515mm
参数规格
先看大方向，再看研发阶段与工艺档次的关键指标。
八大方向与关键指标速览
| 方向 | 解决什么问题 | 关键衬底 / 材料 | 关键工艺 |
|---|---|---|---|
| CoWoS / 2.5D | 芯粒间高带宽互连 | 硅转接板晶圆、TGV 玻璃基板 | TSV、RDL、凸块 |
| HBM / 3D 堆叠 | 存储带宽与容量 | 超薄硅片、载体晶圆 | 减薄 / Taiko、键合、微凸块 |
| TGV 玻璃基板 | 大尺寸、低损耗基板 | 玻璃衬底（TGV 打孔） | 激光/蚀刻成孔、金属化 |
| CPO / 硅光 | 光互连降功耗 | SOI、玻璃、LN 镀膜衬底 | 薄膜沉积、光刻 |
| 混合键合 | 无凸块直接互连 | 超平整晶圆（低 TTV/粗糙度） | CMP、表面活化、键合 |
| AI 电源 / HVDC | 机柜供电效率 | SiC / GaN 衬底 | 外延、背面工艺 |
| RDL / 凸块 | 扇出与再互连 | 晶圆 / 玻璃载体 | 光刻、电镀、UBM |
不同研发阶段如何与我们配合
| 阶段 | 典型需求 | 我们的交付方式 | 典型交期 |
|---|---|---|---|
| 原理验证 | 少量衬底 + 单项工艺 | 现货衬底 48h 发货；单项工艺按图加工 | 3–10 个工作日 |
| 工艺开发 | 小批量样品批 + 多步工艺串线 | 工程师一对一跟线，随片检测数据与 CoC | 2–6 周 |
| 小批试产 | 稳定批量的衬底 + 工艺配套 | 批量报价、批次一致性管控、准时交付承诺 | 按框架计划 |
| 量产配套 | 年度用量锁定 | 年度框架协议、VMI 备货、阶梯价格 | 框架内滚动交付 |
RDL 设计规则（三档工艺）
线宽越细，互连密度越高、工艺越复杂。选型时先确认可接受的成本与良率区间。
| 参数 | 标准 RDL（≤10μm L/S） | 细线 RDL（≤5μm L/S） | 超细 RDL（≤2μm L/S） |
|---|---|---|---|
| 最小线宽 / 线距 | 5/5μm | 2/2μm | 0.4/0.4μm |
| 铜厚 | 5–8μm | 3–5μm | 1–3μm |
| 通孔直径 | 20–30μm | 10–15μm | 5–10μm |
| 介质层 | 聚酰亚胺（PID） | PI 或 BCB | SiO₂（CVD） |
| 介电常数 k | 3.0–3.5 | 2.6–3.0 | 3.9（SiO₂） |
| 层数 | 1–3 | 2–5 | 2–8 |
| 铜沉积方式 | 半加成（SAP） | SAP 或大马士革 | Cu 大马士革 |
| 平坦化 | 无或 CMP | CMP | CMP（逐层） |
关键能力指标速览
设备与工艺装备
支撑先进封装衬底与晶圆级工艺的装备类别与通用配置，按工艺环节分级配套。
| 设备类别 | 典型配置 | 用途 |
|---|---|---|
| 晶圆级光刻与涂显 | 8 / 12 英寸，步进式曝光，亚微米套刻精度 | RDL 细线路、TSV / TGV 图形化 |
| 深硅 / 玻璃刻蚀 | DRIE 深硅刻蚀与湿法成孔线，深宽比 10:1 级 | TSV、TGV 成孔与孔形控制 |
| 铜电镀与 CMP | 孔内填充电镀槽 + 双面研磨抛光 | 通孔填充、RDL 铜增厚、表面平坦化 |
| 薄膜沉积 | PECVD / PVD / ALD 组合 | 绝缘层、阻挡与种子层、功能膜系 |
| 减薄与键合 | 精密背磨 + 临时 / 永久键合与解键合 | 超薄晶圆、3D 堆叠与载片体系 |
| 量测与缺陷检测 | 白光干涉、颗粒扫描、X-ray、C-SAM | 粗糙度 / TTV、孔填充与封装空洞检测 |
实际案例
以下案例均已匿名化处理，仅呈现可公开验证的工艺指标与结果。
旗舰加速卡的转接板选型并行验证
客户在旗舰加速卡方案中并行验证硅转接板与玻璃转接板两条路线，需要同一套 RDL / 凸块版图做横向对比，并随片拿到线宽与孔填充数据。
结果：两条路线并行打样按期交付，据实测数据锁定转接板路线，RDL 线宽做到 0.4/0.4μm。
HBM 结构验证片的减薄与键合配套
客户需在 12 层堆叠结构验证阶段获得超薄 DRAM 验证片与载片体系，关注减薄后的破片率与凸块高度一致性。
结果：单片减薄至 50μm 以下，配合 Taiko 与临时键合未发生破片，随批凸块高度均匀性数据达标。
TGV 打孔到单层 RDL 的联合工艺验证
研究组首次尝试玻璃转接板，需要从打孔、金属化到单层 RDL 打通的完整验证批，且希望小批量快速拿到数据。
结果：一片起订、48h 到料，2–4 周完成打孔到单层 RDL 全流程，随批提供孔形与单孔电阻检测数据。
常见问题
我们是 AI 芯片初创，封装方案还没定型，适合从哪一步开始？
你们能替代 OSAT 做完整封装吗？
研发用量很小，几片几片地买，价格和服务有保障吗？
联合开发的数据与图纸保密如何处理？
先进封装和传统封装到底差在哪里？
你们能不能把衬底采购和多道工艺一次性串起来交付？
硅转接板和玻璃转接板到底怎么选？
从打样到拿到检测数据大概要多久？
标准 RDL 和超细 RDL 差在哪，该怎么选？
晶圆最多能减薄到多薄，对 3D 堆叠有什么用？
把您的先进封装结构设想发给我们，24h 内给出衬底与工艺路线建议
一片起订 · 工程师直连 · 从样品到量产框架