2.5D 硅转接板
TSV 转接板承载逻辑芯片与 HBM 的高密度互连，是 CoWoS 类 2.5D 封装的核心。详见 CoWoS / 2.5D Chiplet 方案。
TSV 硅通孔工艺服务
深硅刻蚀 → 绝缘层 → 阻挡/种子层 → 电镀填铜 → CMP 全流程一站式对接，孔径 10–100μm，深宽比最高 10:1，支撑 2.5D/3D 先进封装项目从样品到批量。
应用场景
HBM / 3D 堆叠
DRAM 裸片内 TSV 垂直互连实现 8–12 层堆叠，对减薄与键合提出极高要求。详见 HBM / 3D 堆叠方案。
CIS 与 MEMS
CMOS 图像传感器背面互连、MEMS 器件晶圆级封装，Via-last 路线的成熟应用场景。
逻辑芯片堆叠
Via-middle 路线兼顾密度与工艺兼容性，用于逻辑芯片 3D 堆叠与高带宽互连。
高频 / 射频转接
低损耗 TSV 互连用于射频与毫米波转接板，配合 RDL 实现高密度、短路径连接。
科研与原型
研发样品批支持分段委托与工艺流程验证，先做可行性评估再放量。
能力介绍
TSV 全流程按五步推进，五个关键步骤逐段交付检测数据：
① 深硅刻蚀（DRIE）
Bosch 工艺深反应离子刻蚀，刻出高深宽比通孔，控制侧壁 scallop 与垂直度。详见 刻蚀 / DRIE 工艺。
② 绝缘层沉积
孔壁沉积 SiO₂ 绝缘层（热氧化或 PECVD），膜厚均匀性覆盖孔口到孔底，保证导体与硅衬底可靠隔离。
③ 阻挡层 / 种子层
PVD 沉积 Ti/TaN 阻挡层与 Cu 种子层，阻挡铜向硅中扩散，并为电镀提供导电基底。
④ 电镀填铜
自下而上（bottom-up）电镀填铜，抑制空洞与缝隙，填充致密无 void，过量铜层为 CMP 留余量。
绝缘层 / 阻挡层 / 种子层与填充要点
孔壁隔离与阻挡
- 绝缘层：热氧化 SiO₂（约 100nm–2μm，保形性高、击穿 > 8MV/cm）或 PECVD SiO₂/Si₃N₄（约 50–500nm，低温兼容已金属化片）；
- 阻挡层：Ta/TaN 等阻止铜向硅扩散，PVD 或 ALD 沉积，ALD 对高深宽比孔壁保形性更好；
- 种子层：溅射 Cu 种子层为电镀提供导电基底，需兼顾孔口与孔底的覆盖。
截面形貌、填充完整性与电性数据随批交付
填铜与平坦化
以添加剂控制实现自下而上（bottom-up）无空洞填铜，过量铜层为 CMP 留余量；镀后经约 200–400°C 氮气退火释放应力，CMP 去除多余铜露出平整 TSV 端面。
参数规格
孔径与深宽比能力
| 参数项 | 能力范围 | 备注 |
|---|---|---|
| 孔径（Via 直径） | 10 – 100 μm | 更小孔径按项目评估 |
| 孔深 | 50 – 300 μm | 取决于衬底厚度与路线 |
| 深宽比（Aspect Ratio） | 最高 10:1 | 常规项目 5:1 – 8:1 |
| 侧壁 scallop | ≤ 300 nm | 影响绝缘层覆盖与可靠性 |
| 绝缘层厚度 | 0.5 – 2 μm SiO₂ | PECVD 为主，兼顾台阶覆盖 |
| 晶圆尺寸 | 4 – 12 英寸 | 衬底可由我方一并供应 |
| 检测交付 | 截面 SEM / X-ray / 电阻测试 | 按项目约定项目提供报告 |
三种 TSV 集成路线
| 路线 | 制孔时机 | 特点 | 典型场景 |
|---|---|---|---|
| Via-first | 器件制程之前（先打孔再做器件） | 需耐受后续高温制程，孔填充多用多晶硅 | 3D 集成研究、特殊结构 |
| Via-middle | 器件完成、互连层（BEOL）之前 | 兼顾密度与工艺兼容性，前道 Fab 内完成 | HBM、逻辑芯片 3D 堆叠 |
| Via-last | 器件与互连全部完成后（常配合背面减薄露孔） | 可在晶圆厂外独立完成，我们最常承接的路线 | CIS、MEMS、2.5D 转接板 |
Via-last 路线通常配合晶圆减薄与临时键合支撑完成背面露孔，整套流程可在我方一站对接。
TSV 电性质量指标
| 项目 | 目标 / 典型值 | 检测方法 |
|---|---|---|
| 单孔电阻 | < 50 mΩ（典型 10×100μm 孔） | 测试结构四点（开尔文）探针 |
| 千孔链良率 | > 99.9% | 四探针连续性测试 |
| 绝缘层击穿电压 | > 50V（200nm 热氧化 SiO₂） | 电压斜坡 I-V |
| 漏电流 | < 1 nA @ 5V | I-V 测量 |
| 铜突出（Cu protrusion） | < 100 nm @ 400°C 退火 | AFM / 轮廓仪 |
| 填充空洞 | 无 > 1μm 空洞 | X 射线 / 声学显微 |
| 扇贝波纹（scallop） | < 50nm | 剖面 SEM |
设备与工艺装备
按五步工艺链配置对应设备，仅列类别与用途，不涉及具体品牌：
| 设备类别 | 典型配置 | 用途 |
|---|---|---|
| 深孔刻蚀设备 | DRIE 深硅刻蚀机 | 高深宽比通孔刻蚀 |
| 绝缘/介质沉积设备 | 热氧化炉 / PECVD 设备 | 孔壁 SiO₂ 绝缘层沉积 |
| 阻挡/种子层设备 | PVD 溅射台 / ALD 设备 | Ta/TaN 阻挡层与 Cu 种子层沉积 |
| 电镀设备 | 电镀铜设备（含添加剂控制） | 自下而上无空洞填铜 |
| 平坦化设备 | CMP 化学机械抛光机 | 去除过量铜并露出 TSV 端面 |
| 检测设备 | 剖面 SEM / X-ray 检测 / 四探针电性测试 | 填充完整性、形貌与电性验证 |
实际案例
硅转接板 TSV 全流程委托
为 2.5D 转接板项目整合 DRIE、绝缘、种子层、填铜与 CMP 全流程，逐段交付截面与电性检测数据。
千孔链良率与单孔电阻经测试结构确认，衔接 RDL 与凸块工序。
Via-last 背面露孔
CMOS 图像传感器项目采用 Via-last 路线，配合减薄与临时键合完成背面露孔与互连。
背面互连可靠，铜突出经退火与 AFM 确认受控。
分段委托：只打孔或只填铜
某研究项目仅委托 DRIE 深孔刻蚀，提供深宽比与侧壁形貌数据，供后续自建填铜工序使用。
分步委托按节点交付数据，界面衔接与检测口径清晰。
常见问题
TSV 项目可以从哪个环节切入？
可以全流程委托，也可以只做其中某几步（如只打孔、只填铜）。来料加工与包工包料均支持，请在询价时说明已有工艺进度与膜层状态。
最小孔径和最高深宽比能做到多少？
常规能力为孔径 10μm 起、深宽比最高 10:1。更小孔径或更高深宽比需评估刻蚀与填铜的兼容性，建议先寄样或提供结构图纸做可制造性评估。
TSV 衬底可以用你们的硅片吗？
可以。推荐选用 TTV 与颗粒控制良好的高规格硅片或 SOI 片，衬底与工艺同一家对接可减少界面问题，报价可合并出具。
交付周期一般多久？
研发样品批通常 4–8 周（视孔径、深宽比与步骤范围而定），批量项目按产能排期另议。首件确认后再放量，过程数据按节点同步。
TSV 的关键电性指标怎么定义？
常用指标包括单孔电阻、千孔链良率、绝缘层击穿电压与漏电流、铜突出（Cu protrusion）以及填充空洞率，均可在测试结构上按项目约定检测。具体目标值在评估阶段与您确认，随批提供对应数据。
为什么要控制侧壁扇贝波纹（scallop）？
Bosch 深硅刻蚀是刻蚀/钝化循环工艺，孔壁会留下周期性的扇贝波纹。波纹过大会影响绝缘层与阻挡层的台阶覆盖，进而影响击穿与可靠性。可通过优化钝化/刻蚀循环比与后处理改善，评定阶段会在剖面 SEM 数据中确认。
Via-first、Via-middle、Via-last 怎么选？
Via-first 在器件制程前打孔，需耐高温、多用多晶硅填充；Via-middle 兼顾密度与兼容性，用于 HBM 与逻辑堆叠；Via-last 在互连完成后进行，我们最常承接，适配 CIS、MEMS 与 2.5D 转接板。
孔壁绝缘层怎么实现？
可用热氧化 SiO₂（约 100nm–2μm，保形性高、击穿 >8MV/cm），或 PECVD SiO₂/Si₃N₄（约 50–500nm，低温兼容已金属化片），保证导体与硅衬底可靠隔离。
TSV 支持多大晶圆，衬底你们供吗？
支持 4–12 英寸晶圆，衬底可由我方一并供应；填铜后经约 200–400°C 氮气退火释放应力、稳定晶粒并控制铜突出。
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全流程或分段委托均可 · 截面与电性数据随批交付
相关服务：刻蚀 / DRIE · RDL 工艺 · 凸块 / UBM · 减薄 / Taiko