混合键合（Hybrid Bonding）与键合级衬底
互连间距从 40μm 迈向 1μm 以下，混合键合成为 3D 堆叠的关键工艺——而这一切的前提是：表面粗糙度 <0.5nm、近乎零颗粒、严格 TTV 控制的衬底与检测体系。
方案介绍
混合键合（Hybrid Bonding）是在室温下将两片晶圆的介质层（SiO₂/SiCN）先形成共价键合，再通过退火使嵌入式铜焊盘膨胀互连的无凸点互连技术。它同时完成电学连接（Cu-Cu）与机械结合（介质-介质），不需要焊料凸块，互连密度较微凸块提升一个数量级以上，广泛用于 CMOS 图像传感器（CIS）、3D NAND，以及 HBM、逻辑-存储堆叠等 AI 芯片场景（与 HBM / 3D 堆叠 互为配套技术）。
工艺窗口：为什么"平"是一切的前提
混合键合的物理机理是：铜焊盘嵌在介质（通常 SiO₂）中，先抛光到亚纳米粗糙度；两片接触时由范德华力引发介质先键合，随后低温退火（通常 200–400℃）使铜扩散穿越界面，形成无焊料、无底填的整体电学连接。要让介质先接触，铜面必须比介质面略微凹陷，典型凹陷量 2–5nm——凹陷过小会导致铜面提前接触、形成键合空洞，过大则铜无法完成互连。因此 CMP 的铜凹陷均匀性、颗粒与 TTV 控制，直接决定最终良率。
- 表面粗糙度：键合面 Ra < 0.2nm RMS（CMP 后典型水平）。
- 铜凹陷（Dishing）：控制在 < 5nm，且全片均匀一致。
- 退火温度：200–400℃ 低温退火完成铜扩散互连。
- 减薄配套：叠层晶圆减薄至 < 50μm，配合 Taiko 与临时键合载片。
混合键合：铜-介质同时互连，把互连间距推向 1μm 以下
应用场景
混合键合与键合级衬底，服务于以下六类场景。
CMOS 图像传感器
像素阵列与逻辑晶圆 W2W 键合，是混合键合量产最成熟的场景。
3D NAND 存储
多层堆叠与外围电路键合，用高密度互连换取更高存储密度。
HBM / 存储堆叠
层间互连向无凸块混合键合演进，配合 HBM4 及之后的堆叠需求。
逻辑-逻辑 3D 堆叠
异构芯粒垂直集成，缩短互连距离、提升带宽密度。
射频与光电器件
低损耗、高密度互连，用于射频前端与部分光电器件集成。
科研与工艺开发
键合级衬底与界面分析，支持新键合工艺窗口的探索与验证。
能力介绍
键合级衬底、晶圆键合工艺与表面质量检测，我们提供一整套配套能力。
- 晶圆键合工艺：直接键合、等离子活化键合与键合后检测，支持工艺开发与样品验证（晶圆键合服务）
- 表面质量检测：粗糙度、颗粒、TTV/Warp、金属污染、空洞 SAM 超声扫描，出具 CoC 报告（检测与认证服务）
- 键合前清洗与再生：RCA 清洗、兆声波清洗；工艺验证后的载片可循环再生降本（晶圆再生服务）
混合键合项目协作流程
1. 需求对齐
提供目标间距、材料体系（Si/SiO₂/SiCN）与晶圆尺寸，工程师评估衬底规格与检测项。
2. 样品验证
供应 1–5 片键合级样品并附全项检测数据，配合键合工艺打样与 SAM 空洞分析。
3. 小批量定型
锁定衬底批次参数与检测标准，建立 SPC 数据跟踪，支持 25 片级小批量交付。
4. 量产配套
年度框架锁价、批次一致性管控，载片/陪片再生循环，持续优化综合成本。
参数规格
互连间距演进、表面质量要求与 W2W / D2W 路线，一屏看全。
互连间距演进
| 互连技术 | 典型间距（Pitch） | 互连密度 | 代表应用 |
|---|---|---|---|
| C4 焊料凸块 | 100–150μm | 约 10³ /mm² | 传统倒装芯片 |
| 微凸块（μBump） | 25–55μm | 约 10⁴ /mm² | HBM2/3、2.5D 转接板 |
| 混合键合（量产） | 5–10μm | 约 10⁵–10⁶ /mm² | CIS、HBM4 预研、SoIC |
| 混合键合（前沿） | 1–3μm 及以下 | > 10⁶ /mm² | 逻辑-存储 3D 堆叠研发 |
对衬底表面质量的苛刻要求
混合键合没有焊料的"容错"能力——任何颗粒、凹陷或翘曲都会直接形成空洞（Void）导致互连失效。衬底与键合表面必须满足以下指标：
| 指标 | 混合键合要求 | 常规工艺片参考 | 检测手段 |
|---|---|---|---|
| 表面粗糙度 Ra | < 0.5nm（先进节点 < 0.2nm） | 0.1–1nm | AFM / 白光干涉仪 |
| 颗粒（>0.12μm） | 近零缺陷，单片 < 10 颗 | 数十至数百颗 | 激光颗粒扫描仪 |
| TTV（总厚度偏差） | ≤ 1μm（先进工艺 ≤ 0.5μm） | ≤ 3μm | 电容式测厚仪 |
| 翘曲 Warp | ≤ 30μm（300mm 晶圆） | ≤ 60μm | 翘曲度测量仪 |
| CMP 碟形凹陷（Dishing） | 铜面凹陷 < 5nm，且均匀一致 | 10–20nm | 轮廓仪 / AFM |
| 金属污染 | < 1×10¹⁰ atoms/cm² | < 1×10¹¹ atoms/cm² | TXRF 全反射荧光 |
| 表面亲水性 | 接触角 < 5°（等离子活化后） | 无强制要求 | 接触角测量 |
混合键合关键指标速览
W2W 与 D2W 两条路线怎么选
混合键合有晶圆对晶圆（W2W）与芯片对晶圆（D2W）两种形式，选择取决于堆叠是同质还是异质：
| 路线 | 适用堆叠 | 典型场景 | 主要优势 |
|---|---|---|---|
| 晶圆对晶圆（W2W） | 同质堆叠 | CMOS 图像传感器、3D NAND | 整片对位，对准精度高、吞吐高 |
| 芯片对晶圆（D2W） | 异质集成 | 逻辑-逻辑、逻辑-存储 3D 堆叠 | 可先筛选良品裸片再贴装，提升集成良率 |
设备与工艺装备
支撑混合键合与键合级检测的装备类别与通用配置。
| 设备类别 | 典型配置 | 用途 |
|---|---|---|
| 晶圆键合 | 等离子活化 + 直接键合 + 退火 | Cu-Cu / 介质键合与界面形成 |
| CMP 抛光 | 亚纳米级铜 / 介质平坦化 | 键合面粗糙度与铜凹陷控制 |
| 表面清洗与活化 | RCA / 兆声波清洗 + 等离子活化 | 颗粒与金属污染控制、表面亲水化 |
| 退火设备 | 200–400℃ 控温退火炉 | 铜扩散与键合强度形成 |
| 减薄设备 | 背磨 + Taiko 环减薄 | 叠层晶圆减薄至 50μm 以下 |
| 检测设备 | 白光干涉 / AFM、颗粒扫描、C-SAM、TXRF | 粗糙度、颗粒、空洞与金属污染检测 |
实际案例
以下案例均已匿名化处理，仅呈现可公开验证的工艺指标与结果。
像素晶圆与逻辑晶圆的键合级配套
客户在 CIS 的 W2W 键合项目中，需要键合级衬底与全项表面检测数据，关注粗糙度、颗粒与空洞率。
结果：供应键合级双面抛光片并附 AFM、颗粒与 TTV 检测报告，键合后 SAM 空洞分析满足良率要求。
异质集成的键合级衬底与减薄配套
客户推进逻辑-存储 D2W 3D 堆叠，需要键合级衬底、叠层减薄与键合后空洞检测的一体化配套。
结果：锁定衬底批次参数并建立 SPC 跟踪，叠层减薄至 50μm 以下，随批提供键合强度与空洞数据。
键合失效片的分析与载片再生
客户在工艺开发中产生一批键合失效片，希望分析失效原因，并评估载片能否清洗再生复用。
结果：出具截面与空洞分析报告定位失效模式，弱键合载片经清洗抛光恢复为测试级循环使用，降低成本。
常见问题
做混合键合研发，衬底需要特别注明哪些参数？
你们能做混合键合工艺本身吗？
键合失败后晶圆还能再生复用吗？
检测报告包含哪些内容？
混合键合和微凸块能在同一颗芯片上混用吗？
混合键合比微凸块能提升多少互连密度？
W2W 和 D2W 两种路线怎么选？
键合前 CMP 的铜凹陷为什么要严格控制在 5nm 内？
从样品验证到量产，你们的配合流程是怎样的？
混合键合的退火温度会损伤器件吗？
需要键合级衬底或表面质量检测？
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