凸块晶圆设计器（在线工具）
按真实先进封装工艺窗口约束凸块的直径、高度、间距（pitch）与长径比，实时预览截面结构与晶圆布局，自动防止球体重叠与超规格设计。
打开凸块晶圆设计器 →RDL 重布线与凸块：2.5D/3D 封装的互连底座
Chiplet 要拼得起来、HBM 要堆得上去，靠的是微米级的 RDL 重布线与数十万颗精密凸块。我们提供晶圆级 RDL 与 Bumping/UBM 加工配套，从衬底到互连一站交付。
方案介绍
RDL（Redistribution Layer，重布线层）是在晶圆表面用光刻 + 电镀铜 + 介质层反复叠加形成的"二次布线"：把芯片原有的 I/O 焊盘按封装需要的间距重新排布，并在芯片与芯片、芯片与基板之间提供横向互连。凸块（Bumping）则是在焊盘或 RDL 上长出的垂直互连点（焊球、铜柱、金凸块等），承担芯片与转接板/基板之间的机械与电气连接。
- 2.5D 封装（如 CoWoS）：硅/玻璃转接板上的 RDL 负责 Chiplet 之间的高密度横向互连，凸块负责芯片↔转接板、转接板↔基板的两级垂直互连。详见 CoWoS / 2.5D Chiplet 页。
- 3D 堆叠（如 HBM）：微凸块（micro-bump）以几十微米级 pitch 连接每一层 DRAM die，正逐步向 混合键合过渡。详见 HBM / 3D 堆叠页。
- 扇出型封装（Fan-Out / InFO）：重构晶圆上的 RDL 直接充当"无基板"互连层，是先进封装中最依赖 RDL 工艺的场景之一。
RDL 与凸块：先进封装的公共互连底座
扇出（Fan-Out）与扇入（Fan-In）场景对比
| 维度 | 扇入 Fan-In（WLCSP） | 扇出 Fan-Out（FOWLP/PLP） |
|---|---|---|
| 互连位置 | RDL 与凸块全部落在芯片面积内 | RDL 延伸至芯片外，利用重构扇出区 |
| I/O 数量 | 中低 I/O（数百级） | 高 I/O（数千级），适合应用处理器与 AI 芯片 |
| RDL 层数 | 1–2 层常见 | 2–4 层及以上，线宽持续收紧 |
| 典型载体 | 裸晶圆直接加工 | 重构晶圆（环氧塑封 + 载板），对翘曲控制要求高 |
| 典型应用 | 电源管理、射频前端、传感器 | 手机 SoC、AI 推理芯片、Chiplet 集成 |
应用场景
RDL 与凸块配套，服务于以下六类场景。
AI 推理芯片
扇出 RDL 以高 I/O 密度承载推理芯粒与高速接口，缩小封装面积。
移动 SoC
扇出晶圆级封装用细线 RDL 替代基板，实现更薄、更小、成本更优。
Chiplet 集成
转接板 RDL 负责芯粒间横向互连，微凸块负责垂直互连。
HBM / 3D 堆叠
微凸块连接每层 DRAM die，向更细间距与混合键合演进。
射频前端
细线 RDL 集成无源器件与铜屏蔽，把前端模块做得更紧凑。
科研与原型
工程批与科研原型来图加工，Dummy 片陪跑验证光刻与电镀窗口。
能力介绍
RDL、凸块与 UBM 的晶圆级加工能力，配合衬底与检测随片交付。
线宽、铜厚、凸块高度与共面性，决定互连的良率
RDL 重布线
常规 5/5μm 至精细 2/2μm，1–4 层，含层间通孔，PI / BCB / 无机介质可选。
凸块（Bumping）
SnAg 焊球、Cu Pillar、Au 凸块、AuSn 共晶，覆盖回流焊与热压键合场景。
UBM 金属化
Ti/Cu/Ni、TiW/Au、Cr/Cr-Cu/Cu 等体系，与凸块材料匹配设计。
随片检测数据
线宽/线距、膜厚、凸块高度与共面性、剪切力抽检，可按需出具 CoC。
协作方式
- 来图加工：提供 GDS/版图与凸点图（bump map），我们完成光刻掩膜制作、RDL 流片与凸块电镀，随片交付检测数据。
- 衬底 + 工艺打包：转接板/载片衬底由我们供应并直接进入 RDL 与凸块工序，省去跨厂周转。
- 研发打样优先：支持小批量工程批与大学/研究所原型项目，工艺开发期可用 Dummy 片陪跑验证光刻与电镀窗口。
参数规格
工艺能力、三档 RDL 与凸块技术选项，一屏看全。
工艺能力：RDL 与 Bumping/UBM
| 工艺项 | 能力指标 | 备注 |
|---|---|---|
| RDL 线宽 / 线距 | 常规 5/5μm；精细工艺可至 2/2μm | 更细线宽请携图纸评估 |
| RDL 层数 | 1–4 层 | 多层结构含层间通孔（Via） |
| 介质层材料 | PI（聚酰亚胺）/ BCB / 无机介质 | 按介电常数与应力要求选择 |
| 金属体系 | Cu 电镀（TiW/Cu 种子层） | 厚度 3–15μm 可调 |
| UBM 体系 | Ti/Cu/Ni、TiW/Au、Cr/Cr-Cu/Cu | 与凸块材料匹配设计 |
| 凸块类型 | SnAg 焊球 / Cu 柱（Cu Pillar）/ Au 凸块 / AuSn 共晶 | 覆盖回流焊与热压键合场景 |
| 凸块 pitch | 量产 ≥130μm；微凸块可评估至 40μm 级 | 小 pitch 需联合评估基板与对位精度 |
| 晶圆尺寸 | 4 / 6 / 8 / 12 英寸 | 12 英寸视工艺项确认 |
单项工艺的详细参数与流程见 RDL 工艺服务页 与 凸块 / UBM 服务页；配套的衬底载体可选 硅晶圆、玻璃衬底 / TGV 或 测试片（工艺开发用）。
RDL / 凸块关键指标速览
0.4–5μmRDL 线宽 / 线距范围
1–8 层RDL 叠层能力
10–500μm凸块间距范围
200/300mm晶圆尺寸
RDL 三档工艺能力对比
RDL 按线宽/线距与介质体系分为三档，密度越高、工艺越复杂，选型时需与成本、良率一并权衡：
| 工艺档 | 线宽 / 线距 | 铜厚 | 通孔直径 | 介质层 | 层数 | 凸块间距 |
|---|---|---|---|---|---|---|
| 标准 RDL | 5/5μm | 5–8μm | 20–30μm | PI | 1–3 层 | 300–500μm |
| 细线 RDL | 2/2μm | 3–5μm | 10–15μm | BCB 或先进 PI | 2–5 层 | 130–300μm |
| 超细（大马士革）RDL | 0.4/0.4μm | 1–3μm | 5–10μm | SiO₂（CVD） | 2–8 层 | 配合微凸块 |
凸块技术选项对比
凸块选型要同时考虑间距、电流能力、热性能与成本：
| 凸块类型 | 间距范围 | 高度 / 尺寸 | UBM 体系 | 典型用途 |
|---|---|---|---|---|
| 焊料凸块（SAC305 / SAC405 / SnPb） | 130–400μm | 高度 50–100μm | Ti/Cu 或 TiW/Cu | 标准倒装 BGA |
| 铜柱（Cu Pillar） | 40–130μm | 柱高 20–80μm + SnAg 焊帽 10–25μm | 可选 Ni 阻挡层 | 细间距、低电阻、高电流 |
| 微凸块（Cu/Ni/SnAg） | 10–55μm | 直径 5–25μm | Cu/Ni/SnAg | 2.5D/3D 堆叠，兼容混合键合 |
| 金凸块（Au Stud） | > 60μm | 直径 40–80μm，高度 15–50μm | Au 焊盘无需 UBM | 光电器件、低量原型 |
更细的间距意味着更严的对位精度与基板要求，小 pitch 方案建议在工艺评审阶段就与封装厂同步确认。单项能力见 RDL 工艺页 与 凸块 / UBM 页。
设备与工艺装备
支撑 RDL 与凸块加工的装备类别与通用配置。
| 设备类别 | 典型配置 | 用途 |
|---|---|---|
| 晶圆级光刻与涂显 | 8 / 12 英寸，步进式曝光，亚微米套刻 | RDL 线路与凸块开窗图形化 |
| 电镀与湿法线 | 铜电镀槽 + 化学镀 Ni/Au | RDL 铜增厚与 UBM 金属化 |
| 溅射（PVD） | 种子层与 UBM 溅射 | Ti/Cu、TiW/Cu 等 UBM 体系 |
| CMP 平坦化 | 介质与铜平坦化 | 多层 RDL 叠加精度 |
| 凸块回流与量测 | 回流炉 + 凸块高度 / 共面性量测 | 凸块成形与质量验证 |
| 检测设备 | 线宽 / 膜厚 / 剪切力测试 + AOI | RDL 与凸块随片数据 |
实际案例
以下案例均已匿名化处理，仅呈现可公开验证的工艺指标与结果。
AI 推理芯片团队 · 扇出 RDL
高 I/O 扇出结构的 RDL 流片
客户的推理芯片采用扇出结构，需要数千级 I/O 的细线 RDL，关注线宽能力与层间通孔叠对精度。
结果：细线 RDL 达到 2/2μm、多层结构叠对精度满足要求，随片提供线宽与膜厚检测数据。
Chiplet 集成团队 · 微凸块
40μm 级微凸块与 UBM 配套
客户的芯粒间互连需要 40μm 级微凸块，并要求随批提供高度均匀性数据以评估堆叠良率。
结果：微凸块与 UBM 体系按版图加工，随批高度与共面性数据达标，工艺窗口可直接进入小批试产。
科研 / 初创团队 · 来图加工
Dummy 片陪跑的光刻电镀窗口验证
团队只有版图、缺少工艺经验，希望在正式片之前先用 Dummy 片跑通光刻与电镀窗口，控制试错成本。
结果：先出工艺评审意见再报价，Dummy 片陪跑锁定工艺窗口，正式片一次流片通过并随片交付 CoC。
常见问题
我们只有版图没有工艺经验，能做 RDL 吗？
可以。把 GDS 文件、目标 pitch 与应用场景发给工程师，我们会建议介质层体系（PI 或 BCB）、铜厚与层数方案，先出工艺评审意见再报价，全程中文沟通。
Cu Pillar 和传统 SnAg 焊球怎么选？
I/O 密度高、间距 ≤150μm、需要更好电热性能时选 Cu Pillar（配合 cap 焊料）；I/O 较疏、追求成本与工艺成熟度时选 SnAg 焊球。Au 凸块与 AuSn 共晶则多用于光电器件与气密封装。具体见 凸块 / UBM 服务页。
研发阶段量很小，几片晶圆也接吗？
接。工程批与科研原型一片起做，报价按小批量计价；建议先用 Dummy 片跑通光刻与电镀窗口再上正式片，可显著降低试错成本。
RDL 和凸块做完后，检测数据包含什么？
随片提供关键检测数据：线宽/线距测量、膜厚（介质与铜）、凸块高度与共面性、剪切力抽检结果；可按需出具 CoC 与检测报告，满足研发留档与量产追溯要求。
为什么 0.4μm 线宽要用大马士革工艺？
半加成（SAP）用光刻胶模具 + 电镀成线，线宽越细对光刻与抗蚀胶厚度的要求越高，通常到 2μm 级；再往下走，行业改用大马士革工艺——先在 SiO₂ 中刻出沟槽与通孔，再填入铜并 CMP 平坦化，配合 TaN/Ta 阻挡层，才能稳定做到 0.4/0.4μm。线宽越细，介质也从聚合物转向无机 SiO₂。
微凸块做完能不能直接接混合键合流程？
微凸块与混合键合是两条不同路线，一般不直接衔接：微凸块靠焊料连接，混合键合靠 Cu-Cu 与介质直接键合，后者对表面粗糙度、TTV 与颗粒的要求严得多。如果要往混合键合过渡，衬底需按"键合级"标准筛选，建议在方案初期就与工程师确认，见 混合键合专页。
你们最多能做几层 RDL，线宽能到多少？
常规工艺支持 1–4 层 RDL，线宽/线距从 5/5μm 起；精细工艺可做到 2/2μm，超细大马士革路线可评估到 0.4/0.4μm。层数越多、线越细，对叠对精度与 CMP 平坦化的要求越高，建议携图纸评估。
UBM 体系该怎么选？
UBM 要跟凸块材料与后续焊接工艺匹配：常规焊球多用 Ti/Cu 或 TiW/Cu；金凸块、金锡共晶常用 TiW/Au；需要阻挡扩散时可加 Ni 阻挡层，或选 Cr/Cr-Cu/Cu 体系。选型时会结合焊料体系、电流与可靠性需求一起设计。
扇入和扇出封装到底怎么选？
看 I/O 数量与成本。扇入（WLCSP）的 RDL 与凸块全落在芯片面积内，适合数百级 I/O 的电源、射频与传感器；扇出（FOWLP/PLP）把 RDL 延伸到芯片外的重构区，能支撑数千级 I/O，适合手机 SoC、AI 芯片与 Chiplet 集成，但要对重构晶圆翘曲严格控制。
各种晶圆尺寸都支持吗，12 英寸能做吗？
支持 4、6、8、12 英寸。12 英寸是否可做取决于具体工艺项，需要先确认设备与工艺窗口，建议下单前与我们核对，我们会结合您的版图与层数给出可行的尺寸方案。
发版图或凸点图给我们，24h 内给出 RDL / Bumping 工艺评审与报价
来图加工 · 衬底+工艺一站打包 · 工程师中文直连