CoWoS / 2.5D Chiplet 封装配套

方案介绍

当单颗芯片面积逼近光罩极限、先进制程成本高企时，产业界选择"化整为零"：把大芯片拆成若干 Chiplet（芯粒）——计算、缓存、I/O、HBM 存储各自用最适合的制程制造，再通过封装重新拼成一个系统。2.5D 封装是这条路线的第一代主流形态：所有芯粒并排贴在一块转接板（Interposer）上，芯粒之间的互连线不经过传统封装基板，而是走在转接板内部的高密度布线上，距离更短、线宽更细、带宽更高。

CoWoS（Chip-on-Wafer-on-Substrate）是 2.5D 路线的标志性工艺，其结构分三层：

• 芯粒层（Chip）：GPU 计算芯粒与 HBM 堆叠，通过微凸块（μBump）倒装在转接板上，互连间距已推进到 40μm 乃至更细；
• 转接板层（Wafer / Interposer）：核心是硅转接板——在一片晶圆上通过 TSV（硅通孔）做垂直互连、通过 RDL 做水平重布线，线宽/线距可达亚微米级，是实现芯粒间高带宽的关键；
• 基板层（Substrate）：转接板再通过 C4 凸块落到有机封装基板上，最后焊到主板。

瓶颈也随之清晰：光罩拼接次数限制转接板尺寸、硅转接板成本高、HBM 数量受封装面积约束。这正是玻璃转接板、面板级封装等新路线被加速验证的原因——转接板衬底的选型，已经成为 2.5D 方案设计的第一个决策点。研发阶段建议硅、玻璃并行验证，选型法则见下方参数规格：带宽与密度优先选硅，尺寸与成本敏感看玻璃。玻璃转接板的详细能力见 TGV 玻璃基板专页与 玻璃衬底产品页。

2.5D 组装流程与 die-to-die 接口标准

转接板做好之后，2.5D 封装还要完成芯片贴装（chip-on-wafer）、底填（underfill）、塑封（overmold）、C4 凸块形成与切割等组装步骤。晶圆级的 RDL、TSV 与凸块工艺由我们承接，芯片贴装与后续测试交由您指定的封装厂完成。芯粒间的 die-to-die 接口正在向标准化演进，UCIe（Universal Chiplet Interconnect Express）2.0 定义了标准封装与先进封装两档物理层：

• UCIe 2.0 先进封装档：凸块间距 25–55μm，支持每 lane 最高 40 Gbps 的传输速率。
• UCIe 2.0 标准封装档：凸块间距 100–130μm，适合成本敏感的芯粒组合。
• 与工艺的衔接：先进封装档的 25–55μm 间距落在我们的微凸块能力区间内，可与 RDL 版图一并设计、一次流片验证。