RDL 再布线与凸块
多层 Cu-RDL 再布线、UBM 金属化、铜柱/焊料凸块制备，实现芯片 I/O 扇出与高密度互连。
了解 RDL / Bumping →
晶基半导体 · Wafer-Level Build-Up for AI
晶圆级增层技术 for CoWoS / 2.5D / ChipletHBM / TSV / InterposerCPO / NPO 光互连Bumping / RDL / UBMFlipchip / Hybrid Bonding
在晶圆上完成金属互连、介电层堆叠与微凸块制备——让 AI 芯片设计公司与封测厂以最低成本完成前期架构验证。
硅中介层、RDL 与微凸块一站配套，加速 2.5D/3D 异构集成打样 TSV 深孔填铜与硅通孔全流程，缩短 HBM 堆叠验证周期 高阻硅 / 石英衬底与精密图形化，支撑光电共封装集成方案 UBM 叠层、铜柱凸块与多层 RDL，精密加工对准标记 ABF 载板、混合键合与倒装工艺，完成高密度互连验证
WHAT IS WAFER-LEVEL BUILD-UP
什么是晶圆级增层技术
在晶圆表面逐层构建金属布线（RDL）、介电绝缘层与微凸块互连结构，使芯片在封装前就具备高密度电气互连能力。这是 2.5D/3D 先进封装、Chiplet 异构集成、HBM 堆叠和 CPO 光互联的核心工艺基础。
- 衬底正面：交替沉积介电层（PI/PBO、SiO₂）与 Cu-RDL，完成 I/O 扇出与再布线
- 衬底体内：TSV 硅通孔填铜贯穿衬底，实现正反面垂直互连
- 衬底表面 / 背面：微凸块 / 混合键合堆叠芯粒，BGA 焊球连接封装基板
我们能利用的增层工艺
介电薄膜、光刻图形化、RDL 再布线、TSV 硅通孔、晶圆键合与衬底供应——六大能力覆盖晶圆级增层的完整流程，从一片衬底到验证晶圆一站式完成。
介电层与金属薄膜
PECVD / ALD 介电层堆叠、PVD 金属种子层与阻挡层沉积，构成增层工艺的「砖与水泥」。
了解薄膜工艺 →
光刻图形化
接触式 / 步进式光刻精密图形化（≥0.5 μm），配套掩膜版设计与制造，定义每一层互连布局。
了解光刻工艺 →
TSV 硅通孔
DRIE 深硅刻蚀 + 绝缘层 + 填铜，实现芯片正反面垂直互连，HBM 与 3D 堆叠的关键工艺。
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晶圆键合
直接键合、共晶键合、Hybrid Bonding，将芯片或中介层堆叠在一起，形成 3D 封装结构。
了解键合工艺 →
衬底与基板供应
硅中介层、TGV 玻璃基板、高阻硅、石英与 SOI 等增层工艺所需的全部衬底材料，国内仓现货。
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WHY WE BUILT THIS
帮 AI 客户低成本完成前期设计验证
AI 芯片从架构设计到量产之间，有一段漫长而昂贵的验证期——流片一次数百万、排产等待数月。对于 Chiplet 拼接方案、HBM 堆叠结构、CPO 光电互连等新架构，设计公司往往需要在正式流片前反复验证互连可靠性、热管理与信号完整性。
我们把验证门槛降到最低：
- 不需要自建产线：增层工艺全流程代工，设计公司只需提交版图与规格；
- 不需要等排产：样品级小批量优先排产，最快 2 周交付验证晶圆；
- 不需要多头对接：衬底采购、光刻、薄膜、凸块、检测一个团队完成；
- 不需要承担量产成本：验证片价格按片计，失败了换方案再来，试错成本可控。
从设计到验证晶圆交付，一个团队完成全流程
2 周验证片最快交付
1 片起样品级小批量
1 个团队全流程单点对接
可控成本按片计价 · 快速迭代
TEG WAFERS
TEG 晶圆：封装验证与工艺监控的测试载体
TEG（Test Element Group）测试元件组晶圆，是带互连图形、凸块、TSV 或特定机械结构的专用晶圆。设计公司与封测厂用它评估封装可靠性、监控工艺窗口、调试设备状态——无需承担正式流片成本，就能把关键参数验证在前。
Daisy Chain 菊花链晶圆
带互连链路的测试载具，通过连续性测量评估焊点、TSV 与键合在应力后的可靠性，链长与拓扑可按版图定制。
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Bump Wafer 凸块晶圆
SnAg / AuSn / 铜柱 / Au 钉头凸块载具，最小间距 80μm，服务倒装与晶圆级封装的互连验证。
了解产品
Taiko 超薄晶圆
边缘留厚、中心减薄的超薄晶圆，支撑 HBM、3D 堆叠的减薄与键合工艺验证。
了解产品
测试片 / 监控片
用于工艺监控与设备调试的标准晶圆，随批次提供可追溯的检测数据。
了解产品
Dummy / 机械片
无器件的机械陪片，用于腔体填充、温度均衡与设备走带验证，降低量产调试成本。
了解产品
翘曲片加工
特殊翘曲形态晶圆与定制加工，验证应力分布、封装翘曲与键合工艺窗口。
了解产品
HOW IT WORKS
垂直整合 · 全流程代工 · 匹配先进产能
晶基半导体不是贸易商或中间商——材料、工艺、产能三个环节由同一个团队把控，从一片衬底到验证晶圆一站式完成。
垂直整合
衬底材料供应 + 微纳加工 + 先进封装配套，全链路一个体系完成，不转包、不拼凑。
工艺专家团队
懂先进封装架构要求，方案阶段即规避工艺匹配风险，全程单点对接。
国内先进产能匹配
8/12 英寸晶圆厂与封装厂长期合作，样品小批量快速排产，检测数据随批交付。
一站式服务
从需求对接、方案设计到交付验收，一个团队单点对接，不转包、不推诿。
AI APPLICATIONS
面向 AI 的先进封装应用
围绕 AI 芯片的封装集成需求，提供从衬底、工艺到验证的一站式配套，覆盖当前主流与下一代先进封装路线。
CoWoS / 2.5D / Chiplet
硅转接板、RDL 与微凸块配套，加速 2.5D 异构集成打样。
了解方案HBM / 3D 堆叠
TSV 硅通孔与减薄工艺，缩短 HBM 堆叠验证周期。
了解方案TGV 玻璃基板
玻璃通孔与玻璃衬底，支撑下一代高频低损耗封装。
了解方案CPO / 硅光
高阻硅 / 石英衬底与精密图形化，服务光电共封装。
了解方案混合键合
Hybrid Bonding 晶圆与键合工艺，实现高密度 3D 互连。
了解方案AI 电源 / HVDC
高功率密度衬底与厚铜工艺，服务 AI 供电与 HVDC。
了解方案RDL / 凸块
UBM、铜柱凸块与多层 RDL，实现 I/O 扇出与高密度互连。
了解方案CoPoS 面板级封装
面板级 RDL 与玻璃 / 蓝宝石衬底，探索下一代大尺寸封装。
了解方案
PLATFORM & TRUST
半导体级合作流程，全程可追溯
从 NDA、SOW 到图纸确认、合同与交付，每一步都有书面依据；报价含税、随批附检测数据。
从图纸到晶圆的专业协作
客户提供 CAD 工程图或 GDSII 版图，工程师完成设计规则检查（DRC）、工艺匹配与可行性评估后进入加工；图纸与版图全程受 NDA 保护。
- CAD 工程图：芯片外形、焊盘坐标、布线走向
- GDSII 版图：逐层图形、对准标记、DRC 规则
- 工艺可行性：线宽 / 间距 / 层数与设备能力匹配
01
➜
需求沟通 & NDA
签署保密协议，保护图纸与工艺参数
02
➜
SOW 技术方案
明确工艺范围、技术指标与验收标准
03
➜
报价确认
含税报价单与排产周期
04
➜
图纸 / 版图确认
GDSII 版图与 DRC 数据检查
05
➜
合同签订 & 排产
锁定产能与交期
06
加工交付 & 验收
随附 CoC 与检测数据
ARTICLES
技术资讯与选型指南
围绕 AI 先进封装、材料选型与工艺制程，写给工程师的实用内容，持续更新。
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工程师 24 小时内给出技术方案与报价 · 样品级小批量优先排产 · 全流程单点对接
所有询价均由工程师直接回复，不转客服。